電子元(yuan)器件電(diàn)路布局(ju)的可靠(kao)性設計(ji)--跳線

    9. 6.1 電子線(xian)路的可(kě)靠性設(shè)計原則(ze)
    采用各(ge)種電子(zi)元器件(jiàn)進行系(xì)統或整(zheng)機線路(lu)設計時(shí)，設計師(shi)不僅必(bi)須考慮(lǜ)如何實(shi)現規定(ding)的功能(néng)，而且應(ying)🐕該考慮(lǜ)采用何(he)種設計(ji)方案才(cái)能充分(fen)發揮元(yuan)🧡器件固(gu)🔞有可靠(kao)性的潛(qian)力，提高(gāo)系統或(huò)整機的(de)可靠性(xing)水平。這(zhe)就是通(tong)常所說(shuō)的可🈲靠(kao)性設計(ji)。
    電子線(xian)路的可(ke)靠性設(she)計是一(yī)個内容(rong)相當廣(guang)泛而具(ju)體的🧡問(wèn)題🌈，采用(yòng)不同類(lèi)型的器(qì)件或者(zhe)要實現(xian)不同的(de)電路功(gong)能✉️，都會(huì)有不🔴同(tóng)的可靠(kao)性設計(jì)考慮。這(zhe)裏首先(xiān)給出電(dian)子線路(lu)可靠性(xing)設計的(de)🈲一些基(jī)本原則(zé)，在8.6.2節再(zài)給出幾(jǐ)種具體(ti)電路的(de)設計規(guī)🏒則。
    1. 簡化(hua)設計
由(you)于可靠(kao)性是電(dian)路複雜(za)性的函(hán)數，降低(di)電路的(de)複雜性(xing)🔞可以相(xiang)應的提(tí)高電路(lù)的可靠(kào)性，所以(yi)，在實現(xiàn)規定功(gong)能的前(qián)提下，應(yīng)盡🔞量使(shi)電路結(jié)構簡單(dān)，最大😄限(xian)度的減(jian)少所🈲用(yòng)元器件(jian)的類型(xing)和品種(zhong)，提高元(yuán)器💋件的(de)複用率(lǜ)。這是提(ti)高電路(lu)可靠性(xing)的一種(zhong)簡單而(er)實用的(de)方法。
簡(jiǎn)化設計(jì)的具體(tǐ)方案可(kě)以根據(ju)實際情(qing)況來定(dìng)，一般🔅使(shi)用🈲的方(fang)法有：
    (1)多(duo)個通道(dào)共用一(yī)個電路(lu)或器件(jian)。
    (2)在保證(zheng)實現規(guī)定功能(néng)指标的(de)前提下(xià)，多采用(yòng)集成🙇‍♀️電(dian)路，少采(cai)用分立(li)器件，多(duō)采用規(guī)模較大(dà)的集成(chéng)電路，少(shao)采用規(gui)模較小(xiao)的集成(chéng)電路。集(jí)成度的(de)提高可(kě)以減少(shǎo)元器件(jiàn)之間的(de)連線、接(jiē)點以及(jí)封裝的(de)數目，而(er)這些連(lián)接點的(de)可靠性(xìng)常常是(shi)造成電(dian)路失效(xiào)的主要(yào)原因。
    (3)在(zai)邏輯電(dian)路的設(shè)計中，簡(jian)化設計(ji)的重點(dian)應該放(fang)在減少(shao)邏輯器(qì)件的數(shu)目，其次(cì)才是減(jiǎn)少門或(huò)輸入端(duān)🈚的數目(mù)。因爲一(yi)般而言(yán)，與減少(shǎo)電路的(de)複雜度(dù)相比較(jiào)，提高電(dian)路的集(jí)成度對(duì)于提高(gāo)系統可(ke)靠性的(de)效果更(geng)爲明顯(xiǎn)。
    (4)多采用(yong)标準化(hua)、系列化(huà)的元器(qi)件，少采(cai)用特殊(shu)的或未(wèi)經定🆚型(xing)和考驗(yan)的元器(qì)件。
    (5)能用(yòng)軟件完(wán)成的功(gōng)能，不要(yào)用硬件(jian)實現。
    (6)能(neng)用數字(zì)電路實(shi)現的功(gōng)能，不要(yao)用模拟(ni)電路完(wán)成，因爲(wei)數🌈字電(dian)路的可(ke)靠性和(he)标準化(huà)程度相(xiàng)對較高(gāo)。但是，有(yǒu)時模拟(nǐ)電路的(de)功☂️能用(yong)數字電(dian)路實現(xiàn)會導緻(zhì)器件數(shu)目的明(ming)顯增加(jiā)，這時就(jiu)要根據(jù)具體情(qing)況😄統籌(chou)考慮，力(li)求選用(yòng)最佳方(fāng)案。
    在簡(jian)化設計(jì)時應注(zhù)意三點(dian)：：一是減(jian)少元器(qi)件不會(huì)導緻其(qí)它🏃‍♀️元器(qì)件承受(shou)應力的(de)增加，或(huo)者對其(qi)它元💃器(qi)件的性(xing)能要求(qiu)更加苛(kē)刻；二是(shì)在用一(yi)種元器(qì)件🔅完成(chéng)多種功(gōng)能時，要(yao)确⭕認該(gai)種器件(jiàn)在性能(néng)指标和(he)可靠性(xìng)方面是(shì)否能夠(gou)同時滿(mǎn)👄足幾個(ge)方面的(de)要求；三(sān)是爲滿(man)足系統(tǒng)安全性(xìng)♊、穩定性(xìng)、可測性(xìng)、可維修(xiu)性或降(jiàng)額和冗(rǒng)餘設計(ji)等的要(yào)求所增(zeng)加的電(dian)路或元(yuan)👌器件不(bú)能省略(luè)。
    2. 低功耗(hao)設計
    電(diàn)子系統(tǒng)向着小(xiǎo)型化和(hé)高密度(du)化發展(zhǎn)，使得其(qí)内部熱(rè)功率密(mi)度增加(jia)，可靠性(xìng)随之降(jiang)低。降低(di)電路的(de)功耗，是(shi)減少系(xi)統内部(bu)溫升的(de)主要途(tu)徑。這可(kě)以從兩(liǎng)方面着(zhe)手，一🏃‍♂️是(shì)盡量⁉️采(cai)用低🆚功(gong)耗器件(jian)，如在滿(man)足工作(zuò)速度的(de)情況下(xia)，盡量采(cǎi)用CMOS電路(lu)。而不用(yong)TTL電路；二(er)❤️是在完(wan)成規定(ding)功能的(de)前提下(xià)，盡量簡(jian)化邏輯(jí)電路，并(bìng)更多的(de)讓💃軟件(jian)來完成(cheng)硬件的(de)功能，以(yǐ)減少整(zhěng)機👌硬件(jian)的數量(liang)。
    3. 保護電(dian)路設計(jì)
    電子系(xi)統在工(gong)作中可(kě)能會受(shòu)到各種(zhong)不适當(dāng)應力或(huò)外界⚽幹(gàn)擾信号(hào)的影響(xiang)，造成電(dian)路工作(zuò)不正常(cháng)，嚴重時(shi)會導緻(zhi)内部器(qi)👈件的損(sun)壞。爲此(ci)，在電路(lu)設計中(zhong)✂️，有必要(yao)根據具(ju)體情況(kuang)設計必(bi)要的保(bǎo)護電路(lu)。如在電(diàn)路的信(xin)号輸入(rù)端♉設計(jì)靜電⛷️保(bao)護電路(lu)❌，在電源(yuán)輸入端(duan)設計浪(làng)湧幹擾(rao)抑制電(diàn)路，在高(gao)頻高速(sù)電路中(zhōng)加入噪(zao)聲抑制(zhì)或吸收(shōu)網絡。具(ju)體保護(hu)電路的(de)形式♻️可(ke)參閱本(běn)書有關(guān)章節。
    4. 靈(líng)敏度分(fen)析
    組成(chéng)電子系(xi)統的各(gè)個電路(lù)對于系(xi)統可靠(kao)性的貢(gong)獻并💛不(bu)相同，而(er)組成電(dian)路的各(ge)個元器(qi)件對于(yú)該電路(lù)可靠性(xìng)的貢獻(xian)也不會(hui)一樣。常(cháng)常會有(you)這樣的(de)情況，某(mou)個元器(qi)件的參(can)數退化(huà)嚴重，但(dàn)對電路(lù)性能的(de)影響甚(shen)微；而另(ling)一個元(yuan)器件稍(shao)有變化(huà)，就🔞對電(dian)路性能(neng)産生顯(xian)著影響(xiǎng)。這是因(yin)爲一個(gè)元器🈲件(jiàn)對于電(dian)路✂️可靠(kao)性的影(yǐng)響（或一(yī)個子電(dian)路對于(yú)系統可(ke)靠性的(de)🆚影響）不(bú)僅取決(jue)于該元(yuán)器件（或(huò)子電路(lu)）自身的(de)質量，而(ér)且取決(jue)于該元(yuan)器🐇件（或(huo)子電路(lu)）造成♊電(diàn)路（或系(xì)統）性能(neng)變化的(de)靈敏度(du)。因此，在(zai)電💋路設(she)計中，應(yīng)進行靈(líng)🐕敏度分(fen)析，确定(dìng)對🔴電路(lu)性能影(ying)響顯著(zhe)的關鍵(jian)元器😘件(jian)或子電(diàn)路🐉。對其(qí)進行重(zhòng)點🙇🏻設計(ji)。靈敏度(du)分析可(kě)借助于(yú)現有的(de)電路模(mo)拟器或(huo)邏👣輯模(mó)拟器完(wan)成。這是(shì)提高電(diàn)路可靠(kao)性的一(yī)個經濟(ji)有效的(de)方法。
    5. 基(jī)于元器(qì)件的穩(wěn)定參數(shù)和典型(xing)特性進(jìn)行設計(ji)
    電路設(shè)計通常(cháng)必須依(yi)據所選(xuǎn)用器件(jian)的參數(shu)指标❤️來(lái)進行。爲(wei)了😄保證(zhèng)電路的(de)可靠性(xing)，隻要可(ke)能，電路(lù)性能應(yīng)🌏該基于(yu)器件的(de)最穩定(ding)的參數(shù)來設計(jì)，同時應(ying)♊留出一(yī)些允許(xu)♉變化的(de)餘量。對(dui)于那些(xiē)由于工(gong)藝離🚩散(sàn)性以及(jí)☀️随時間(jiān)、溫度和(he)其它環(huán)境應力(li)而變化(huà)的不太(tài)穩定的(de)性能參(cān)數，設計(jì)時應給(gei)予更爲(wei)寬容的(de)限制。對(dui)于那些(xie)不确定(dìng)的無法(fǎ)❄️控制的(de)性能參(can)☀️數，設計(jì)時不宜(yí)🚩采納，否(fǒu)則無法(fǎ)保證電(dian)路的可(kě)靠性和(he)制造的(de)可重複(fu)性。如果(guo)産品手(shou)冊中 記(ji)載有所(suo)需的特(tè)🈲性曲線(xiàn)圖、外部(bu)電路參(cān)數或典(diǎn)型應用(yòng)電路時(shí)，應盡可(ke)能使用(yòng)該特性(xing)曲線或(huò)電路方(fang)案進行(háng)設計。
    6. 均(jun)衡設計(jì)
    在設計(jì)一個電(dian)子系統(tǒng)時，總是(shi)要先将(jiāng)其分割(ge)爲若🌍幹(gan)❄️個♋電路(lu)♻️塊⁉️，以便(bian)完成不(bu)同的功(gōng)能。在系(xi)統分割(gē)時，應注(zhu)意電💚路(lu)功能和(hé)結構的(de)均衡性(xìng)，這樣對(duì)提高系(xì)統可靠(kào)性有利(lì)⁉️。這主要(yào)體現在(zài)兩個方(fāng)面：一是(shì)每塊電(dian)路的功(gōng)能應相(xiang)對🥰完整(zheng)，盡量減(jian)少各個(gè)電路之(zhī)間💁的聯(lián)接，以削(xue)弱互連(lián)對電⛷️路(lù)可靠性(xìng)的影響(xiang)；二是各(gè)🐪個電流(liu)所含元(yuan)器件的(de)數量不(bú)要過于(yu)集中帶(dai)來的不(bú)可靠因(yīn)素，同時(shi)也方便(bian)了裝配(pei)工藝設(she)計。
    7. 三次(ci)設計
    三(sān)次設計(jì)包括系(xì)統設計(ji)、參數設(shè)計和容(róng)差設計(jì)。系統設(shè)計是💋指(zhi)一般意(yi)義上的(de)設計；參(can)數設計(jì)是利用(yòng)正交設(shè)計法結(jié)合計算(suan)機輔助(zhù)設計，找(zhao)到穩定(ding)性好的(de)合理參(can)數組，是(shì)三次設(she)計的核(hé)心；容差(chà)設計則(zé)是📧在系(xi)統的最(zui)佳參數(shu)組合确(què)定之後(hòu)，合理規(guī)劃組成(chéng)系統的(de)各個元(yuán)器件的(de)容差，使(shi)産品物(wù)美價廉(lián)。采用三(sān)次設計(ji)方👈法獲(huo)得的産(chǎn)品具⛷️有(yǒu)高的信(xìn)噪比，對(duì)于元器(qi)件的公(gong)差與🤟老(lǎo)化、工作(zuo)和環境(jìng)條件的(de)波動變(biàn)化等具(ju)有很強(qiang)的忍受(shou)能力，保(bǎo)證長時(shi)👅間🧑🏾‍🤝‍🧑🏼正常(chang)工作。因(yin)此，在所(suo)采用的(de)元器件(jian)質量等(děng)級相同(tong)的條件(jian)下，通過(guo)三次設(shè)計的電(diàn)路的可(kě)靠性明(míng)顯高于(yu)未作三(san)次設計(jì)的電路(lu)。
    8. 冗餘設(she)計和降(jiàng)額設計(ji)
冗餘設(she)計也稱(cheng)餘度設(shè)計，它是(shi)在系統(tǒng)或設備(bei)中的關(guan)鍵電路(lù)部💰位，設(she)計一種(zhǒng)以上的(de)功能通(tōng)道，當一(yi)個🍉功能(neng)通道發(fā)生故障(zhang)㊙️時，可用(yòng)另一個(gè)通道代(dài)替，從而(ér)可使局(ju)部故障(zhang)不影響(xiang)整個系(xi)統或設(shè)💘備的正(zhèng)常工作(zuo)。采用冗(rong)餘設計(ji)，使得用(yong)相對低(di)可靠的(de)元器件(jiàn)構成可(kě)靠的系(xi)統或設(shè)備成爲(wei)可能。但(dan)是，采用(yòng)冗餘設(she)🔞計會使(shǐ)電路的(de)🌈複雜性(xing)以及系(xì)統的體(ti)積、重量(liang)、功耗和(hé)成本增(zēng)加，一般(bān)隻用于(yu)那些安(ān)全✉️性要(yao)求非常(cháng)高🐆而⁉️且(qie)難以維(wéi)修的系(xì)統。
9. 可靠(kào)性預計(jì)
    爲了驗(yan)證可靠(kao)性設計(jì)的效果(guǒ)，根據系(xi)統可靠(kào)性的要(yào)求，電路(lù)設計完(wan)成後，可(ke)對關鍵(jiàn)電路的(de)失效率(lǜ)進🐪行預(yù)☔計，預計(ji)所依據(ju)的模型(xíng)和方法(fǎ)見國軍(jun)标GJB299《電子(zi)設備可(ke)⁉️靠性預(yù)㊙️計手冊(ce)》。
9.6.2 常用集(jí)成電路(lù)的應用(yong)設計規(guī)則
    在電(diàn)路設計(ji)時，除了(le)以上所(suǒ)述的通(tong)用設計(ji)原則之(zhi)外，還要(yào)根據所(suǒ)用器件(jian)的具體(ti)情況，采(cǎi)用不同(tóng)的設計(jì)規則。下(xia)面給出(chū)用幾種(zhong)常用集(jí)成電路(lu)進行電(diàn)路⛷️設計(ji)時應該(gai)遵循的(de)一些規(gui)則。這些(xiē)規則所(suǒ)依據的(de)設計原(yuan)理大多(duō)已經在(zài)本書的(de)有關章(zhāng)節裏予(yu)以闡述(shù)，這裏不(bu)再贅述(shu)。
    1. TTL電路應(yīng)用設計(jì)規則
    (1) 電(dian)源
    •穩定(dìng)性應保(bǎo)持在±5％之(zhi)内；
    •紋波(bō)系數應(yīng)小于5％；
    •電(dian)源初級(jí)應有射(shè)頻旁路(lù)。
    (2)去耦
    •每(mei)使用8塊(kuài)TTL電路就(jiù)應當用(yong)一個0.01~0.1μF的(de)射頻電(dian)容器對(duì)電源電(diàn)壓進行(háng)去耦。去(qù)耦電容(rong)的位置(zhi)應僅可(ke)能地靠(kao)近集🐆成(chéng)電路，二(èr)者之間(jian)的距離(li)應在15cm之(zhī)内。每塊(kuai)印制電(dian)路闆😄也(yě)應用一(yī)隻容🛀量(liàng)更大些(xie)的低🔞電(dian)感電容(róng)器對電(diàn)源進行(hang)去耦。電(dian)容器類(lèi)型的選(xuan)擇方🥵法(fǎ)參見8.1.1節(jie)。
    (3)輸入信(xin)号
    •輸入(ru)信号的(de)脈沖寬(kuān)度應長(zhang)于傳播(bō)延遲時(shí)間，以免(miǎn)出現反(fan)射⛱️噪聲(sheng)；
    •要求邏(luo)輯“0”輸出(chū)的器件(jian)，其不使(shǐ)用的輸(shū)入端應(ying)将其接(jiē)地或與(yu)同一門(mén)電路的(de)在用輸(shū)入端相(xiàng)連；
    •要求(qiu)邏輯“1”輸(shū)出的器(qì)件，其不(bú)使用的(de)輸入端(duān)應連接(jie)到一❓個(gè)大于2.7V的(de)電壓上(shang)。爲了不(bu)增加傳(chuán)輸延遲(chí)時間和(he)噪聲敏(min)🏃感度，所(suǒ)接電壓(yā)不要超(chao)過該電(diàn)路的電(dian)壓最大(da)額💜定值(zhi)5.5V；
    •不使用(yòng)的器件(jiàn)，其所有(yǒu)的輸入(ru)端都應(yīng)按照使(shi)功耗🔅最(zui)低的方(fāng)法連接(jie)，具體的(de)處理方(fāng)法可參(cān)閱8.1.6節；
    •在(zài)使用低(dī)功耗肖(xiāo)特基TTL電(dian)路時，應(yīng)保證其(qi)輸入端(duān)不出現(xian)負⛱️電壓(yā)，以免電(diàn)流流入(rù)輸入箝(qián)位二極(ji)管；
    •時鍾(zhong)脈沖的(de)上升時(shí)間和下(xià)降時間(jian)應盡可(ke)能的短(duan)，以便提(ti)🔴高🌈電路(lù)的抗幹(gàn)擾能力(li)；
    •通常時(shi)鍾脈沖(chòng)處于高(gao)态時，觸(chu)發器的(de)數據不(bú)應改變(biàn)。若一例(li)外，應查(cha)閱有關(guan)的數據(ju)規範；
    •擴(kuo)展器應(yīng)盡可能(neng)地靠近(jìn)被擴展(zhan)的門，擴(kuò)展器的(de)節點上(shang)不😘能有(yǒu)容性負(fù)載；
    •在長(zhang)信号線(xiàn)的接收(shou)端應接(jiē)一個500Ω～1kΩ的(de)上拉電(diàn)阻，以便(bian)增加🏃‍♂️噪(zào)聲容👅限(xian)和縮短(duan)上升時(shí)間。
    (4)輸出(chu)信号
    •集(jí)電極開(kai)路器件(jiàn)的輸出(chu)負載應(yīng)連接到(dào)小于等(děng)于最大(da)額定值(zhi)的電壓(ya)上，所有(yǒu)其它器(qi)件的輸(shu)出負載(zai)😍應連✉️接(jiē)到VCC上；
    •長(zhǎng)信号線(xiàn)應該由(yóu)專門爲(wèi)其設計(jì)的電路(lù)驅動，如(ru)線驅動(dong)器、緩沖(chong)器等；
    •從(cong)線驅動(dong)器到接(jie)收電路(lu)的信号(hào)回路線(xian)應是連(lián)續的，應(ying)采用特(te)性阻抗(kang)約爲100Ω的(de)同軸線(xiàn)或雙扭(niu)線；
    •在長(zhang)信号線(xian)的驅動(dong)端應加(jiā)一隻小(xiǎo)于51Ω的串(chuàn)聯電阻(zu)，以便消(xiāo)除可能(neng)出現的(de)負過沖(chòng)。
    (5)并聯應(yīng)用
    •除三(sān)态輸出(chu)門外，有(you)源上拉(la)門不得(de)并聯連(lian)接。隻有(you)一種情(qíng)況例外(wai)，即并聯(lian)門的所(suǒ)有輸入(ru)端和輸(shu)出端均(jun1)并聯在(zài)一起，而(er)且這些(xiē)門電路(lù)封裝在(zai)同一外(wài)殼内；
    •某(mǒu)些TTL電路(lù)具有集(jí)電極開(kai)路輸出(chu)端，允許(xu)将幾個(gè)電😘路的(de)開集電(dian)極輸出(chu)端連接(jiē)在一起(qi)，以實現(xiàn)“線與”功(gong)能。但應(yīng)在該輸(shū)出端加(jiā)一個上(shang)拉電阻(zǔ)，以便提(ti)供足💰夠(gòu)的驅動(dong)信号和(he)提高抗(kang)幹擾能(néng)力，上拉(la)電阻的(de)阻值應(yīng)根據該(gai)電路的(de)♋扇出能(neng)力🏃來确(que)定。
    2. CMOS電路(lu)應用設(shè)計規則(zé)
    (1)電源
    •穩(wěn)定性應(yīng)保持在(zài)±5％之内；
    •紋(wen)波系數(shu)應小于(yú)5％；
    •電源初(chū)級應有(yǒu)射頻旁(páng)路；
    •如果(guo)CMOS電路自(zi)身和其(qí)輸入信(xin)号源使(shi)用不同(tong)的電源(yuan)，則開機(ji)時㊙️應首(shou)先接通(tōng)CMOS電源，然(rán)後接通(tōng)信号源(yuan)，關機時(shi)應該首(shou)先關閉(bì)信号源(yuán)，然後關(guan)閉CMOS電源(yuán)。 
    (2)去耦
    •每(mei)使用10～15塊(kuài)CMOS電路就(jiu)應當用(yong)一個0.01~0.1μF的(de)射頻電(diàn)容器對(duì)電源電(dian)壓進行(hang)去耦。去(qu)耦電容(róng)的位置(zhi)應僅可(ke)能地靠(kào)近集成(chéng)電📐路，二(èr)🌈者之間(jiān)的距離(li)應在15之(zhi)内。每塊(kuài)印制電(diàn)路闆也(ye)應用一(yī)隻容量(liang)更大些(xie)的低電(diàn)感電容(rong)器對電(diàn)源進行(hang)去耦。
    (3)輸(shū)入信号(hào)
    •輸入信(xìn)号電壓(ya)的幅度(du)應限制(zhi)在CMOS電路(lù)電源電(diàn)壓範🌍圍(wei)之😘内，以(yǐ)🛀免引發(fa)闩鎖；
    •多(duo)餘的輸(shū)入端在(zai)任何情(qing)況下都(dou)不得懸(xuán)空，應适(shì)當的連(lian)接到CMOS電(diàn)🏃🏻路的電(dian)壓正端(duan)或負端(duān)上；
    •當CMOS電(diàn)路由TTL電(dian)路驅動(dong)時，應該(gāi)在CMOS電路(lu)的輸入(ru)端與VCC之(zhī)間連⁉️一(yī)個🈲上拉(la)電阻；
    •在(zai)非穩态(tài)和單穩(wěn)态多諧(xie)振蕩器(qì)等應用(yòng)中，允許(xǔ)CMOS電路有(you)一定的(de)💰輸入電(diàn)流（通過(guò)保護二(èr)極管），但(dan)應在其(qi)輸入加(jia)接一隻(zhi)串聯電(dian)阻，将輸(shū)入電流(liú)限制在(zài)微安級(jí)的水平(ping)上。
    (4) 輸出(chū)信号
    •輸(shū)出電壓(ya)的幅度(dù)應限制(zhi)在CMOS電路(lù)電源電(dian)壓範圍(wei)之内🧡，以(yi)免引發(fa)闩鎖；
    •長(zhang)信号線(xiàn)應該由(yóu)專門爲(wei)其設計(ji)的電路(lù)驅動，如(rú)線驅動(dòng)器、緩♊沖(chòng)器等；
    •應(ying)避免在(zai)CMOS電流的(de)輸出端(duān)接大于(yu)500pF的電容(róng)負載；
    •CMOS電(dian)路的扇(shan)出應根(gen)據其輸(shu)出容性(xìng)負載量(liàng)來确定(dìng)，通常💚可(ke)按下式(shi)計算：     
                                      ( 9.6 )
式(shì)中，FO爲扇(shàn)出，CL爲CMOS電(diàn)路的額(e)定容性(xìng)負載電(diàn)容，0.8是容(róng)性負載(zai)的🆚降額(é)系數，CI爲(wèi)CMOS電路的(de)額定輸(shū)入電容(rong)。
    (5)并聯應(yīng)用
    •除三(san)态輸出(chū)門外，有(you)源上拉(lā)門不得(de)并聯連(lian)接。隻有(you)💯一種情(qing)況例外(wai)，即并聯(lián)門的所(suo)有輸入(rù)端均并(bing)聯在💜一(yī)起，而且(qie)這些💜門(mén)電路封(feng)裝在同(tóng)一外殼(ké)内。
    3.線性(xìng)放大器(qì)應用設(shè)計規則(ze)
    (1) 電源
    •穩(wěn)定性應(yīng)保持在(zai)±1%之内；
    •紋(wén)波系數(shu)應小于(yú)1％；
    •電源初(chū)級應有(you)射頻旁(pang)路；
    (2) 去耦(ou)
    •每使用(yong)10塊線性(xing)集成電(dian)路就應(yīng)當用一(yī)個0.01~0.1μF的射(she)頻電容(rong)器對電(diàn)源電壓(yā)進行去(qu)耦。去耦(ǒu)電容的(de)位置應(ying)僅可能(neng)地靠近(jìn)集🥰成電(diàn)路，二🐅者(zhě)之間的(de)距離應(ying)在15cm之内(nei)。每塊印(yìn)✉️制電路(lù)🏃闆也應(yīng)用一隻(zhī)容量更(geng)大些的(de)低電感(gǎn)電容器(qi)對電源(yuan)進行去(qù)耦。
    (3) 輸入(ru)信号
    •差(chà)模輸入(ru)電壓和(he)共模輸(shu)入電壓(yā)均不應(ying)超過它(ta)們的最(zui)大額定(dìng)🔴值的60％；
    •所(suǒ)有不使(shi)用的輸(shū)入端均(jun1)應按照(zhào)使功耗(hao)最低的(de)方式進(jìn)行連接(jiē)；
    •如果器(qì)件具有(yǒu)兩個以(yǐ)上的外(wài)部調整(zhěng)點，必須(xu)多次調(diào)整，僅一(yī)👄次是不(bu)行的。
    (4) 輸(shū)出信号(hào)
    •長信号(hào)線應該(gāi)由專門(mén)爲其設(shè)計的電(dian)路驅動(dong)，如線驅(qū)動器㊙️、緩(huan)沖📱器等(deng)；
    •從線驅(qu)動器到(dao)接收電(diàn)路的信(xin)号回路(lu)線應采(cǎi)用連🌍續(xù)同軸線(xian)💰或雙扭(niu)線，其特(te)性阻抗(kang)應與連(lián)接端口(kǒu)的阻抗(kàng)相匹配(pèi)。
    4. 線性電(diàn)壓調整(zheng)器應用(yong)設計規(guī)則
    (1)輸入(ru)電壓
    •輸(shū)入電壓(ya)不應超(chāo)過其最(zui)大額定(ding)值的80％；
    •差(cha)分輸入(rù)電壓應(yīng)該比推(tui)薦的最(zuì)小電壓(ya)大20％，以保(bao)持🏃适當(dāng)的輸出(chu)電壓。
    (2)輸(shu)出負載(zai)
    •最大輸(shū)出負載(zǎi)不得超(chao)過其最(zuì)大額定(dìng)值的80％；
    •如(rú)果器件(jiàn)内部沒(mei)有包含(han)短路保(bǎo)護電路(lù)，則應設(shè)計外⭐部(bu)短路保(bǎo)護電路(lù)。
    (3)散熱
    •電(dian)壓調整(zhěng)器應該(gai)安裝散(sàn)熱器，其(qi)散熱面(miàn)積應能(neng)夠散掉(diào)器🤟件承(cheng)🌈受最大(dà)功率時(shi)所産生(sheng)的熱量(liang)。
9.6.3 印制電(dian)路闆布(bu)線設計(ji)
    目前電(dian)子元器(qi)件用于(yú)各類電(dian)子設備(bei)和系統(tong)時，仍然(ran)以印制(zhi)電⛱️路闆(pǎn)爲主要(yao)裝配方(fāng)式。實踐(jiàn)證明，即(jí)使🥰電原(yuán)理圖設(she)計🧡正确(què)，印制電(diàn)路闆布(bù)線設計(jì)不當，也(yě)會對器(qì)件的可(kě)靠性産(chǎn)🔴生不利(lì)🔞的影響(xiǎng)。例如，将(jiang)印制電(dian)路闆用(yòng)于裝配(pei)高👄速數(shù)字集成(cheng)電路時(shi)，電路上(shàng)出現的(de)瞬變電(diàn)流通過(guò)印制導(dao)線時，會(hui)産生沖(chòng)擊電流(liú)。如果印(yìn)制導線(xian)的阻抗(kàng)比較大(da)，特别是(shi)電感較(jiào)大時🤞，這(zhè)種沖擊(ji)電流的(de)幅值會(huì)很大，有(yǒu)可能對(dui)器件造(zao)成損害(hài)。如果印(yin)制闆兩(liǎng)條細平(ping)行線靠(kào)得很近(jin)，則會形(xing)⭐成信号(hao)波形的(de)延遲，在(zài)傳輸線(xiàn)🔱的終端(duān)形成反(fan)射噪聲(sheng)。因此，在(zai)設計印(yìn)制闆布(bu)線的時(shí)候，應注(zhù)意采用(yòng)正确的(de)方法。
    1. 電(diàn)磁兼容(rong)性設計(ji)
    電磁兼(jiān)容性（EMC）是(shi)指電子(zi)系統及(jí)其元部(bù)件在各(ge)種電磁(cí)環境中(zhong)仍能夠(gou)協調、有(yǒu)效地進(jin)行工作(zuò)的能力(lì)。EMC設計的(de)🌈目的是(shi)既能抑(yì)制各種(zhong)外來的(de)幹擾，使(shi)電路和(he)設備在(zài)規定的(de)🍉電磁環(huan)境中能(néng)正常工(gong)作，同時(shi)又能減(jian)少其本(běn)身對其(qí)它設備(bei)的電磁(cí)幹擾。
    由(yóu)于瞬變(bian)電流在(zài)印制線(xiàn)條上所(suo)産生的(de)沖擊幹(gan)擾主要(yào)是由印(yìn)制導線(xiàn)的電感(gǎn)成分造(zao)成的，因(yin)此，應盡(jìn)量減❓少(shǎo)印制導(dǎo)線的電(dian)感量。印(yìn)制導線(xiàn)的電感(gan)量與其(qi)長度成(cheng)正比，并(bing)随其寬(kuān)度的增(zeng)加而下(xia)降，故短(duan)而粗的(de)導線對(dui)于抑制(zhì)幹擾是(shi)有利的(de)。
    時鍾引(yin)線、行驅(qu)動器或(huò)總線驅(qū)動器的(de)信号線(xian)常常載(zǎi)♍有✔️大的(de)瞬變電(dian)流，其印(yin)制導線(xian)要盡可(kě)能地短(duan)；而對于(yu)電源線(xiàn)和💯地線(xiàn)這樣的(de)難以縮(suō)短長度(dù)的布線(xiàn)🈲，則應在(zài)印制闆(pǎn)面積和(he)線條密(mì)度允許(xu)的條件(jian)下盡可(kě)能加大(da)布線的(de)寬度。對(dui)于一般(bān)電路，印(yìn)制導線(xiàn)寬度選(xuan)在1.5mm左右(you)，即可完(wán)全滿足(zu)要求；對(dui)于✏️集成(cheng)電路，可(ke)選爲0.2mm~1.0mm。
    采(cai)用平行(hang)走線可(kě)以減少(shǎo)導線電(diàn)感，但導(dao)線之間(jiān)的🛀互感(gǎn)和分🔞布(bu)電容增(zeng)加，如果(guǒ)布局允(yǔn)許。最好(hǎo)采用井(jing)字形網(wang)狀地線(xian)結構💜，具(jù)體做法(fa)是印制(zhì)闆的一(yī)面橫向(xiang)布線，另(ling)一面縱(zong)向布線(xiàn)，然後在(zai)交叉孔(kong)處用鉚(mǎo)釘或金(jīn)屬化孔(kǒng)相連。
    爲(wèi)了印制(zhi)印制導(dao)線之間(jiān)的串擾(rǎo)，在設計(jì)布線時(shí)應盡量(liang)避免長(zhang)距離的(de)平行走(zou)線，盡可(ke)能拉開(kai)線與線(xian)之間的(de)距離，信(xìn)号線與(yǔ)地線及(jí)電源線(xiàn)盡可能(néng)不交叉(cha)。在使用(yong)一般電(diàn)路時，印(yìn)制導線(xiàn)間隔和(hé)長度設(shè)計可以(yi)參考表(biao)9.7所列規(gui)則。在一(yī)些對幹(gàn)擾十分(fèn)敏感的(de)信号線(xian)之間🏃‍♂️可(ke)以設置(zhi)一根接(jiē)地的印(yìn)制線，也(yě)可有⭐效(xiao)地抑制(zhi)串擾。

爲(wèi)了抑制(zhi)出現在(zài)印制線(xiàn)條終端(duan)的反射(shè)幹擾，除(chú)了🎯特殊(shu)需要之(zhi)外，應盡(jin)可能縮(suo)短印制(zhì)線的長(zhang)度和采(cǎi)用慢🏒速(su)電⭐路。必(bì)要時可(ke)加🌍終端(duān)匹配，即(ji)在傳輸(shū)線的末(mo)端對地(dì)和電源(yuan)端各加(jia)接一個(ge)相同阻(zǔ)值的匹(pǐ)配電阻(zǔ)。根據經(jīng)驗，對一(yi)🍉般速度(du)較快的(de)TTL電路，其(qí)印制線(xiàn)條長于(yú)10cm以上時(shi)就應加(jiā)終端匹(pǐ)配措施(shī)。匹配電(diàn)阻的阻(zǔ)值應根(gēn)據集成(chéng)電路的(de)輸出驅(qu)動電流(liu)及吸收(shōu)電流的(de)最大值(zhí)來決定(dìng)。當使用(yong)74F系列的(de)TTL電路時(shi)，匹配電(dian)阻可采(cǎi)用330Ω，其等(děng)效的終(zhong)端阻抗(kang)爲165Ω。
    爲了(le)避免高(gāo)頻信号(hao)通過印(yin)制導線(xiàn)産生的(de)電磁輻(fú)射，在印(yìn)制電路(lù)闆布線(xian)時，還應(ying)注意以(yi)下要點(dian)：
    (1) 盡量減(jiǎn)少印制(zhi)導線的(de)不連續(xù)性，例如(rú)導線寬(kuan)度不要(yao)突變😍，導(dao)線的拐(guǎi)角大于(yu)90O，禁止環(huan)狀走線(xian)等。這樣(yàng)也⛱️有利(li)于提高(gao)印制導(dao)🔱線耐焊(hàn)接熱的(de)能力。
    (2)時(shí)鍾信号(hao)引線最(zuì)容易産(chǎn)生電磁(cí)輻射幹(gan)擾，走線(xian)時應與(yu)地線回(hui)路相靠(kao)近，不要(yao)在長距(ju)離内與(yǔ)信号線(xiàn)并行。
    (3)總(zong)線驅動(dong)器應緊(jin)挨其欲(yu)驅動的(de)總線。對(duì)于那些(xiē)離開印(yìn)制電⛹🏻‍♀️路(lu)闆的引(yǐn)線，驅動(dòng)器應緊(jǐn)挨着連(lián)接器。
    (4)數(shù)據總線(xiàn)的布線(xiàn)應每兩(liang)根信号(hào)線之間(jiān)夾一根(gēn)信号地(di)線。最好(hao)♊是緊挨(ai)着最不(bú)重要的(de)地址引(yin)線放置(zhì)♈地回路(lu)，因📐爲後(hou)者常🚶‍♀️載(zai)有高頻(pin)電流。
(5)在(zài)印制闆(pǎn)布置高(gao)速、中速(sù)和低速(su)邏輯電(dian)路時，應(yīng)按照💛圖(tú)9.41的方式(shi)👨‍❤️‍👨排列器(qì)件。

  2. 接地(dì)設計
隻(zhī)要布局(ju)許可，印(yìn)制闆最(zuì)好做成(chéng)大平面(mian)接地方(fāng)式，即印(yin)💃制闆的(de)一面全(quán)部用銅(tóng)箔做成(chéng)接地平(ping)面，則另(lìng)一面作(zuò)爲信号(hào)👌布線。這(zhè)樣🐇做有(yǒu)許多好(hao)處：
    (1)大接(jiē)地平面(miàn)可以降(jiàng)低印制(zhì)電路的(de)對地阻(zu)抗，有效(xiao)地㊙️抑制(zhì)印制🈲闆(pǎn)另一面(miàn)信号線(xiàn)之間的(de)幹擾和(he)噪聲。例(lì)如，由于(yú)🔴平行導(dao)線之間(jiān)🈲的分布(bù)電容在(zài)導線接(jiē)近接地(dì)平面時(shi)會變小(xiǎo)，因此大(da)接地平(píng)面可使(shi)印制線(xian)之間的(de)串擾明(ming)顯削弱(ruò)。
    (2)大接地(di)平面起(qi)着電磁(ci)屏蔽和(hé)靜電屏(píng)蔽的作(zuo)用，可減(jiǎn)少外界(jie)對電路(lù)的高頻(pin)輻射幹(gàn)擾以及(jí)減少電(dian)路㊙️對外(wài)🐕界的高(gāo)頻輻射(shè)幹擾。
(3)大(dà)接地平(píng)面還有(you)良好散(san)熱效果(guo)，其大面(mian)積的銅(tong)箔💃🏻尤如(rú)金屬散(san)熱片，迅(xùn)速向外(wài)界散發(fa)印制電(diàn)路闆中(zhōng)的熱量(liang)。

 如果無(wú)法采用(yòng)大接地(di)平面，則(ze)應在印(yin)制電路(lu)闆的周(zhōu)圍設計(jì)接🌈地總(zǒng)線，接地(di)總線的(de)兩端接(jiē)到系統(tǒng)的公共(gong)接地點(diǎn)上。接地(di)♌總線應(yīng)盡可能(neng)地寬，其(qi)寬度至(zhì)少應爲(wèi)2.5mm。
    數字電(diàn)路部分(fen)與模拟(ni)電路部(bu)分以及(ji)小信号(hao)電路和(he)大功率(lü)電路應(yīng)該分别(bié)并行饋(kuì)電。數字(zi)地與模(mo)拟地在(zai)内部不(bu)得相連(lian)，屏蔽地(di)與電源(yuán)地分别(bie)設置，去(qu)耦濾波(bō)電容應(yīng)就近接(jiē)地。
    3. 熱設(shè)計
    從有(you)利于散(sàn)熱的角(jiao)度出發(fa)，印制闆(pan)最好是(shi)直立安(an)裝，闆與(yu)闆之間(jian)的距離(li)一般不(bú)要小于(yu)2cm，而且元(yuán)器件在(zai)印制闆(pǎn)上的排(pái)列方式(shi)應遵循(xún)一定的(de)規則：
    (1)對(duì)于采用(yong)自由對(dui)流空氣(qì)冷卻方(fang)式的設(shè)備，最好(hao)是将集(jí)成電路(lù)⛱️（或其他(ta)元器件(jian)）安縱長(zhǎng)方式排(pái)列，如圖(tú)9.42 (a)所示；對(duì)于采用(yòng)強制空(kong)氣冷卻(què)（如用風(fēng)扇冷卻(que)）的設備(bei)，則應按(àn)橫長方(fāng)式配置(zhì)，如圖9.42 (b)所(suǒ)示。
    (2)同一(yi)塊印制(zhì)闆上的(de)元器件(jiàn)應盡可(kě)能按其(qi)發熱量(liàng)大小及(jí)耐熱程(cheng)度分區(qū)排列，發(fa)熱量小(xiǎo)或耐熱(rè)性差的(de)元✏️器件(jian)💛（如小信(xin)号😘晶體(tǐ)管、小規(guī)模集成(chéng)電路、電(diàn)解電容(rong)器等）放(fang)在🏃🏻冷卻(que)氣流的(de)最上遊(you)（入口處(chù)），發熱量(liang)大或耐(nài)熱性好(hǎo)的元器(qì)件（如功(gong)率晶體(tǐ)管、大規(guī)模集👣成(chéng)電路等(deng)）放✉️在冷(lěng)卻氣流(liú)的最下(xia)遊（出🔞口(kǒu)處）。
    (3)在水(shuǐ)平方向(xiang)上，大功(gong)率器件(jian)盡量靠(kào)近印制(zhi)闆邊沿(yán)布置，以(yi)🈲便縮短(duǎn)傳熱途(tú)徑；在垂(chui)直方向(xiang)上，大功(gong)率器件(jian)盡量靠(kào)近印制(zhi)闆上方(fang)🏃‍♀️布置，以(yi)便減少(shǎo)這些器(qì)件🔞工作(zuo)時對其(qi)它元器(qi)件溫度(du)的影響(xiǎng)。
(4)溫度敏(mǐn)感器件(jian)最好安(ān)置在溫(wen)度最低(dī)的區域(yù)（如設備(bei)的底部(bu)），千萬不(bú)要将它(tā)放在發(fa)熱元器(qi)件的正(zheng)上方，多(duō)個器件(jiàn)最好是(shì)在水平(píng)面上交(jiāo)錯布局(jú)。
設備内(nei)印制闆(pǎn)的散熱(rè)主要依(yi)靠空氣(qì)流動，所(suo)以在設(shè)🔴計時要(yào)研究空(kōng)氣流動(dòng)路徑，合(he)理配置(zhì)元器件(jiàn)或印制(zhi)電路闆(pan)。空氣流(liu)動時總(zǒng)是趨向(xiang)于阻力(lì)小的地(di)方流動(dong)，所以在(zài)印制電(dian)路闆上(shàng)配置元(yuan)器件時(shí)，要避免(mian)在某個(ge)區域留(liú)有較大(dà)的空域(yù)。如圖9.43 (a)所(suǒ)示的那(nà)樣，冷卻(què)空氣大(da)多從此(cǐ)空域中(zhong)流走，而(ér)元器件(jiàn)密集區(qu)域很少(shǎo)有空氣(qi)流過，這(zhe)樣散熱(re)🈚效果就(jiu)大大降(jiang)低。如果(guo)象圖9.43 (b)那(na)樣在空(kōng)💁域中加(jia)上一排(pái)器件，雖(sui)然裝配(pei)密度提(ti)高了，但(dan)由于冷(leng)🔞卻空氣(qì)的通路(lu)阻抗均(jun)勻，使空(kōng)氣流動(dong)也絕緣(yuán)，從而使(shi)散熱效(xiao)果改善(shàn)。整機中(zhōng)多塊印(yin)制電路(lu)闆的配(pèi)置也應(ying)注意同(tóng)樣問題(ti)。
 
大量實(shí)踐經驗(yan)表明，采(cai)用合理(li)的元器(qì)件排列(liè)方式，可(ke)以有效(xiao)地降低(di)印制電(diàn)路的溫(wēn)升，從而(ér)使器件(jiàn)及😍設備(bei)的故障(zhàng)率明顯(xian)下降。
    此(cǐ)外，在高(gāo)可靠應(ying)用場合(hé)，應該采(cǎi)用銅箔(bo)厚一些(xiē)的印制(zhi)電路闆(pǎn)❄️基材，這(zhè)不僅可(ke)以增強(qiang)印制闆(pǎn)的散熱(rè)能力，而(ér)且有利(li)于降低(dī)印制導(dǎo)線的電(dian)阻值，提(tí)高機械(xiè)強度。如(rú)選用銅(tóng)箔厚度(du)爲70μm的⁉️印(yìn)制闆，相(xiàng)對于銅(tong)箔厚度(du)爲35μm的印(yìn)制闆，印(yin)制導線(xian)的😄電阻(zǔ)值可降(jiang)低1/2，散熱(rè)能力可(ke)增加一(yi)倍，而且(qie)在🐅容易(yi)遭受劇(jù)烈的振(zhen)動和沖(chong)擊的環(huan)境中😘，不(bu)容易出(chū)現斷線(xiàn)之類的(de)機械故(gù)障。
    〔實例(li)〕集成電(dian)路在印(yìn)制闆上(shàng)的排列(liè)方式對(duì)其溫升(sheng)的影響(xiǎng)
圖9.44給出(chū)了大規(gui)模集成(chéng)電路（LSI）和(he)小規模(mo)集成電(dian)路（SSI）混合(hé)安裝情(qíng)況下的(de)兩種排(pái)列方式(shì)，LSI的功耗(hao)爲1.5W，SSI的功(gong)耗爲0.3W。實(shi)測結果(guǒ)表明，圖(tu)9.44(a)所示方(fang)式使LSI的(de)溫升達(dá)50℃，而圖9.44 (b)輻(fu)📞射導緻(zhi)的LSI的溫(wen)升爲40℃，顯(xian)然采納(nà)後面一(yi)種方式(shi)對降低(di)LSI的失效(xiao)㊙️率更爲(wèi)有利。

   這(zhè)個例子(zǐ)也說明(ming)，應該盡(jìn)可能地(dì)使印制(zhì)闆上元(yuán)器件的(de)溫升趨(qu)于均勻(yún)，這有助(zhù)于降低(di)印制闆(pǎn)上的器(qi)件的溫(wēn)度峰值(zhi)。 

      文章整(zheng)理：跳線(xiàn) /